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发布网友 发布时间：2022-02-26 06:41

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热心网友 时间：2022-02-26 08:10

4)Flow-Control Scheme: The flow control signal has to fulfill the following requirements:
4)流量控制的方案:在流量控制信号必须履行下列规定:

•it has to be transmitted over a differential pair;
•必须鉴别对传送;

•for AC coupling it has to be DC free;
•AC耦合是直流自由;

•it has to represent two states, receiver busy or ready.
有代表•这两个州,接收器忙或准备好了。

We chose the flow control signal to be a square-wave because it is DC free and can easily be generated by clocked digital logic.
我们选择在流量控制信号是一个方波直流自由,因为它是和能容易地被以数字逻辑产生。

The part of the FPGA which interfaces to the SerDes and performs the flow control is running at the same clock-speed as the parallel SerDes interfaces, e.g. 125MHz for a 2.5Gbit/s link.
这部分的SerDes FPGA接口,并进行流程控制运行在相同的clock-speed为平行SerDes接口、例句。125兆赫为2.5 Gbit / s链接。

The receiver FPGA signals that it is ready to receive by generating a square-wave at half its clock frequency, i.e. 62.5MHz.
接收器FPGA的信号,它准备好去接受一个方波产生在时钟频率的一半,即。62.5赫兹。

If the receiver is running out of FIFO space it signals the sender to stop by generating a square-wave at an eighth of the clock frequency.
如果接收器快用光了先进先出法空间信号发送它停止产生一个方波在八分之一的时钟频率。

These signals can be easily decoded by the sender FPGA even though they are not synchronous to any of the sender FPGA's clock signals.
这些信号可以很容易地被解码的FPGA,即使他们发送不同步的FPGA的时钟信号的发送者。

It does so by counting the number of clock cycles the flow control signal keeps the same value.
它这样做是通过计算时钟周期的数量在流量控制信号保持相同的数值。

If this counter is one to three the sender keeps sending, if it counts to four or more the sender has to stop.
如果这个柜台一至三个发件人继续发送,如果有四个或更多的发件人必须停止。

We have to know at what receiver FIFO fill-level we have to signal a stop condition to the sender.
我们必须知道我们必须接收信号fill-level FIFO停止条件对送礼的人。

It is the sum of the forward channel and the back channel latency.
这是金额的通道和回了通道的延迟。

According to [16] the SerDes has a total link latency of 38 + 107 = 145 bit times, giving 7.25 clock cycles, plus the line delay of the cable.
根据[16]SerDes总共有潜在的联系+ 107 = 145点38次,给7.25时钟周期,加上线时延的电缆。

The flow-control back channel has a latency equal to the line delay plus two cycles for the synchronizer registers, plus 4 to 5 cycles to detect the stop state.
回来的流量控制通道有一个延迟等于线加两循环延迟同步器寄存器,加上4到5周期检测停止状态。

This adds up to 14.25 cycles plus two line delays.
这共计14.25周期加二线的延迟。

At a 2m maximum cable length this is 2 x 2m / 0.5c = 26.6 ns which is 3.3 cycles.
在一个2米的最高电缆长度这是2×2 m / 0.5 c = 26.6奈秒均为3.3的循环。

2 Thus the total delay should be less than 18 cycles.
2因此总延误应小于18周期。

The latest time to dispatch the flow control stop signal is thus when we have 18 words of the 16bit receiver FIFO remaining free.
最新的时间调度流程控制停机信号是如此当我们有18个字的16位接收机FIFO剩余自由。

5) 32bit word synchronization: When using 32bit ad
32位的字同步5):当使用32位的广告

热心网友 时间：2022-02-26 09:28

流量控制的方案:在流量控制信号必须履行以下要求
它必须是一个微分对传送;
对交流耦合是直流自由;
有代表•这两个结果,接收器忙或准备好了。
我们选择在流量控制信号是一个方波直流自由,因为它是和能容易地被以数字逻辑产生。这部分的SerDes FPGA接口,并进行流程控制运行在相同的clock-speed为平行SerDes接口、例句。125兆赫为2.5 Gbit / s链接。接收器FPGA的信号,它准备好去接受一个方波产生在时钟频率的一半,即。62.5赫兹。如果接收器快用光了先进先出法空间信号发送它停止产生一个方波在八分之一的时钟频率。
这些信号可以很容易地被解码的FPGA,即使他们发送不同步的FPGA的时钟信号的发送者。它这样做是通过计算时钟周期的数量在流量控制信号保持相同的数值。如果这个柜台一至三个发件人继续发送,如果有四个或更多的发件人必须停止。
我们必须知道我们必须接收信号fill-level FIFO停止条件对送礼的人。这是金额的通道和回了通道的延迟。根据[16]SerDes总共有潜在的联系+ 107 = 145点38次,给7.25时钟周期,加上线时延的电缆。
回来的流量控制通道有一个延迟等于线加两循环延迟同步器寄存器,加上4到5周期检测停止状态。这共计14.25周期加二线的延迟。
在一个2米的最高电缆长度这是2×2 m / 0.5 c = 26.6奈秒均为3.3的循环。2因此总延误应小于18周期。最新的时间调度流程控制停机信号是如此当我们有18个字的16位接收机FIFO剩余自由。
32位的字同步5):当使用32位的地址,两个16位字只能换装每地址。为了检测32位字边界定义这两个16位字