集成电路的发展趋势如何？微电子技术为达到极限吗？

发布网友 发布时间：2022-04-19 23:48

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热心网友 时间：2022-07-12 22:39

虵有一篇论文，你可以看看，对提高姿势水平很有帮助

热心网友 时间：2022-07-12 22:39

您好，以下论述希望对您有帮助：
（来自于电子发烧友论坛，集成电路的发展趋势与设计挑战）
伴随着 CMOS 集成电路特征尺寸越来越小，并逐渐*近物理极限，未来集成电路技术 的发展将沿着按比例缩小(More Moore)和功能的多样化(More than Moore)的两个方向发展。其中"More Moore"即为继续按照进一步缩小的方向发展，该发展方向包括 在空间尺度上继续缩小、并提高集成度的"几何缩小"和 3 维集成、多核结构等不单纯追求 尺寸缩小的"等效缩小"两个方面，其发展总体目标都是为了使 Moore 定律得以继续。而 "More than Moore"则是追求集成系统的多样性，其总体目标是将更多的数字和非数字功能模块集成到系统中。

从三个方面分析集成电路的发展趋势与设计面临的挑战:
1)、单芯片向机电光异质集成、多功能一体化发展 由于工艺水平不断提升，单片集成的晶体管数目继续快速增长，单片集成度将更高，片上存储容量更大，IO 带宽更高，片上集成外设和应用型 IP 将更加丰富。
集成电路上晶体管数目仍将以符合摩尔定律的大约 18 到 24 个月翻一番的指数速度增长。2002 年 Pentium M 的晶体管数量是 2.91 亿个，2007 年 Penryn 的晶体管数量己经发展到 8.2 亿个。2009 年 32 纳米的处理器问世，晶体管数将达到 19 亿个。摩尔定律会继续有效， 这将意味着晶体管密度还会迅速增加，预计到 2030 年，单片集成的晶体管数将达数千亿以 上。晶体管集成数量越多，芯片功能也将越丰富。
片上存储器将更大。预计到 2020 年，嵌入式 CPU 与 DSP 片上集成的存储器容量将达50MB 以上，到 2030 年，嵌入式 CPU 与 DSP 片上集成的存储器容量将达数百 MB 以上。 通用 CPU 集成的片上存储器将更大。
集成能力和功能密度进一步提高，片上外设和应用型 IP 更加丰富。通过更快(如存储 器的 DDR 接口)、更多的外部接口增加多点处理的实时性;通过更为标准、通用的接口增 加可用性，如 PCI、GPIO、MsBSP 接口;片上将实现大规模片上网络，确保多核之间高效 通讯;通过多芯片的接口(如 RapidIO、HPI、LINKs)增加多机连接的高效性;视频 IP 等。
TI 的 BluetoothBRF6150 在 0.5 cm2 的芯片上全面集成了逻辑、内存、模拟、电源/稳压器管理与 RF 功能;单芯片手机解决方案更是将数字基带、内存、逻辑、RF、电源管理、模拟基 带集于一身;视频 DM642 将 10 个 IC 集于一片。随着应用的不断发展，系统需要进一步小 型化，单个 SoC 芯片集成更多器件、更多功能的趋势还将继续。
微电子和机械、光器件融为一体，实现异质集成。微电子、光学和 MEMS 的交叉领域 面临未来最大的挑战和机遇。集成电台频率、光传感和信号处理器的智能微系统能够以接近实时的方式将搜集来的数据转化为行动的信息。融合、集成数模电路、光电器件、射频和功 率器件以及传感和微机械为一体的“纳光机电”集成电路芯片有望在 2020 年以前研制成功， 并在 2030 年以前实现产业化，成为未来集成电路发展的新的增长点，并为信息产业的发展 带来广阔的发展空间。

2)、基于纳米工艺和材料的集成电路芯片将快速发展，基于量子和光计算等非传统计 算机制的新概念集成电路芯片将获得实际应用硅器件采用下一代光刻技术，继续向微细化方向发展。随着特征尺寸的一次次缩小，目前微电子的加工工艺己达到 35nm 水平，漂移速度饱和、沟道杂质起伏等微观物理效应逐渐 显现。预计到 2020 年，工艺水平将达到 11nm，到 2030 年，工艺水平将接近 4nm，硅器件 将达到发展的极限。
随着硅技术*障碍的增大，集成电路芯片将探究采用新电子器件、新结构、新设计系 统和新制造方法，实现低成本、快速和可靠的计算、存储和通信。非传统计算(包括光计算、 生物计算、量子计算等)越来越受到学者的关注以及各国*财政的资助。
2000 年 12 月，英特尔(Intel)公司率先开发出栅极长度为 30 纳米的单晶体管;2001 年 11 月，英特尔宣布己开发出栅长仅为 15 纳米的新型晶体管，同时单个晶体管的实际工作 频率己经达到了 2.63THz。英特尔发布的 15 纳米晶体管采用“耗尽型衬底晶体管(depleted substrate transistor)”的新型结构和绝缘硅技术及“高 k 栅电介质”材料，从而使制造出的芯片 的晶体管数量可以达到现有微处理器的 25 倍，运行速度提高 10 倍。2002 年 12 月，IBM 宣 布了当前世界上最细小的晶体管加工技术。利用该技术生产出的晶体管栅长仅为 6 纳米。能 够以如此之小的尺寸制造出可实际动作的晶体管，意味着芯片的晶体管数量可以达到现有微 处理器的 100 倍以上。
多栅晶体管技术是一种新型电路结构技术。传统晶体管是每个晶体管只有一个栅用来控 制电流在两个结构单元之间通过或中断，进而形成计算中所需的“0”与“1”。而多栅晶体管技 术是每个晶体管有两个或三个栅，从而提高了晶体管控制电流的能力(即计算能力)，并降 低了功耗，减少了电流间的相互干扰。目前，英特尔、AMD 和 IBM 公司己分别在实验室成 功开发出多栅晶体管。2003 年 9 月，AMD 公布了采用全耗尽型绝缘硅(Fully-depleted SOI， FDSOI)、硅错、三栅(Tri-Gate)和镇硅金属栅(NiSi)的栅长为 20 纳米的硅晶体管。IBM 则己开始致力于将双栅晶体管技术应用于芯片的生产，其硅错生产工艺等方面的进展会加快 双栅晶体管技术的产品化。英特尔于 2003 年 6 月在实验室实现了栅长为 30 纳米的三栅晶体 管，预计 在 2010 年前后实现三栅晶体管技术的产品化，并逐渐使三栅晶体管成为未来生产 出尺寸更小、处理性能更强的芯片的关键技术。
3D 芯片技术是 IBM 公司、Matrix 半导体公司等研发的未来芯片技术。在一块芯片的设 计中，将晶体管封装成两层或三层以上。这种技术通过充分利用立体空间，在差不多同样大 小的芯片里，将数量成倍的晶体管封装进去，缩短了晶体管之间金属连接导线的长度，有助 于增强芯片的性能。
纳米材料界己研制出许多新技术。例如双稳态单分子开关，因为许多单分子表现出良好 的双稳态特性，可作为可控开关器件，用作存储器和逻辑器件。碳纳米管也是纳米材料界最 为关注的材料之一，碳纳米管直径只有 1 纳米至 2 纳米，只是硅晶体管尺寸的 1/500。因其
超常的能量及半导体性能而被认为最有可能在未来取代硅，成为生产晶体管及微处理器的主
要材料。此外，碳纳米管投入运行时产生的热量和功耗都比晶体管要小得多。IBM 科学家 己经研制出世界上最小的计算机逻辑电路——一个由单分子碳组成的双晶体管元件。单电子 晶体管的用途非常广泛，可以用作超高密度存储、超高灵敏度电流计。纳米材料和纳米电子 技术在将物理器件尺寸推到量子极限的同时，也会将器件功耗降低 1-2 个数量级。
随着硅光技术的成熟，光计算技术将逐步成熟，开始部分替代目前的单纯硅电计算器件。 光互连技术将更多的在未来集成电路芯片中使用。Intel 在 DARPA 资助下己经开发了能够支 持 340GHz 主频互连的光检测器，能支持超过 100 核以上的处理器实现。
另外，非冯.诺依曼体系结构的计算系统，如量子计算和生物计算技术从目前来看仍然 是面向特定应用的计算模式。对于密钥管理、加密解密和海量信息筛选等特定应用，非传统 的计算模式要比传统计算系统高效数个数量级。但特定计算模式的物理器件尚难以大规模制 备，在未来 10-20 年，量子计算和生物计算会突破器件制备和实际应用障碍，在特定领域发 挥作用。
工艺发展面临物理极限，新的物理机制将被集成电路芯片所采用。世界各国正在积极推 动技术创新，通过开辟新的技术途径，突破原技术的物理极限*。超导器件、量子器件、 单电子器件和分子器件的研究，为集成电路的长远发展提供了新的技术增长点。预计到 2030 年在未来 10 到 20 年内，基于纳米管、超导、量子、分子和光计算等新物理机制的新概念集 成电路芯片将获得实际应用，主频可望提升到数百 GHz，并将对信息产业带来*性的影 响。

3)设计方法朝向系统级和纳米尺度物理级两极的发展，成为未来 10-20 年的重要方向 工艺技术的进步为系统设计者提供了更多的资源来实现更高性能的芯片，也导致了芯片 设计复杂度的大幅度增加。一支现代处理器设计队伍动辄几百到几千人，但设计能力的增长还是远远赶不上复杂度提高的步伐，验证能力更是成为芯片设计的瓶颈。 为了应对设计复杂性的挑战，基于平台的设计方法将成为主流技术，针对不同类型的应用领域，都有相应的芯片设计平台。例如，针对无线通信、媒体处理、控制、卫星平台等领 域，都会有成熟的设计平台。
随着集成电路复杂度的提升和 SOC 的迅速发展，更方便的支撑 SOC 系统级设计将成为 设计技术发展的重要方向。高层抽象描述语言越来越重要。使用 C、SystemC、systemVerilog 或更高层次的语言进行系统级描述是发展的必然。未来，人们在设计片上系统时，会首先将 应用行为用软件语言描述出来，通过编译映射到硬件资源上，使硬件资源和软件描述一一对 应，从而实现用软件描述一个应用，继而映射出一个硬件结构的设计方法。片上系统调试设 计的自动化设计方法将成为重要的研究方向。未来的调试工具应当像验证工具一样融入片上 系统设计流程，并和其它工具结合起来，实现调试设计自动化。基于片上网络的片上系统调 试和 SOC 的测试技术都有待进一步研究。
系统日益复杂，验证系统正确性的难度越来越大，验证技术也越来越重要，从设计后验 证演化到在设计开始就考虑可验证、易验证，以大大提高验证的效率，降低系统验证的难度。 形式验证工具将得到更大的发展和更广泛的应用。
随着晶体管数目的增加以及主频的提高，功耗问题越来越突出。现代的通用处理器功耗 峰值己经高达上百瓦。例如， AMD Opteron 是 95 瓦，英特尔的安腾II己超过 100 瓦。如 果功耗超过 150 瓦，无论是芯片的封装还是主板的供电能力，都己经难以为继了。在移动计 算领域，功耗更是压倒一切的指标。因此如何降低功耗的问题己经十分迫切。虽然每个晶体 管的功耗随着特征尺寸的缩小有所减少，但晶体管数目的增加以及主频的提高使得整个芯片 的功耗大幅度增加。此外，纳米级工艺中晶体管的漏电量大幅度增加更对功耗增加起着推波 助澜的作用。在 65 纳米工艺的时候，二氧化硅绝缘层的厚度己经降低至 1.2 纳米，约为 5个硅原子层的厚度，隧道穿越引起的漏电电流急剧增加。如果沿用目前的电路和结构，到2018 年左右，微处理器芯片的功耗将超过封装功耗极限(200W/mm2)的 4 倍(即达到1KW/mm2)。低功耗设计技术，如动态 Vt、门控时钟、电源岛、动态电压与频率调整、多 Vt 晶体管、体偏置，将会得到更多的应用。可以预见，在未来的 20 年里芯片工作电压将会 持续降低，超低电压电路技术将在芯片设计中得到广泛应用。必须探索新的结构，通过包括 工艺技术、物理设计、体系结构设计、系统软件以及应用软件设计的共同努力来降低功耗。
时钟系统和时钟树的设计将更加复杂。在复杂的芯片系统中，时钟功耗所占的比重超过
30%。纳米级芯片上的性能参数(如介电常数、掺杂浓度等)的漂移变化会导致时钟树产生 很大偏差(Clock Skew)，需要结合不同工作环境下的晶体管性能参数变化，对时钟树的结 构进行优化调整，保证在各种工作环境下达到时钟偏差的最小化和均衡化，保证芯片性能的 可靠和稳定。此外，以异步全局信号取代时钟将成为复杂芯片设计的重要方法。全局异步、 局部同步(GALS)将成为重要的设计方法。异步时钟技术的进展取决于商用 EDA 工具的 支持，支持异步设计的 EDA 工具将继续得到发展。
互连问题更加重要。集成度的提高意味着线宽变窄，信号在片内传输单位距离所需的延 迟也相应增大。在现代的高性能微处理器中，信号在一个时钟周期内传输的距离只相当芯片 尺寸的十分之一左右。导致连线延迟而不是晶体管翻转速度将越来越成为影响处理器主频的 主要因素。需要通过预防(如*最大线长)、分析及修复等手段防止线间串扰对正确性或 性能的影响，并在信号完整性分析中避免由于过于保守而牺牲性能。CMP 工艺过程中导致 的 互 连 线 金属 厚 度、 宽度 的 偏 离 程度 成 倍增 加， 由 此 引 发的 互 连线 延时 仿 真 误 差可 达
15%-30%，这是导致目前 100nm 以下工艺 IC 设计失败的主要因素之一。从上世纪九十年代 开始，集成电路设计方法学发生了以器件为中心的第一代设计转移到以互连线为中心的第二 代设计的变革。
可靠性问题日益突出。随着摩尔定律的延续，芯片特征尺寸进一步按比例缩小，在单芯 片上集成数十亿晶体管己成为可能。与此同时，传统的考虑故障容忍的容错方法成本较高， 且其有效性受到失效速率上升的严重影响。统计设计和分析方法将占主导地位。冗余技术与 自修复技术会在设计中得到普遍应用。必须研究使电路和系统从故障中自动恢复的新原理， 从缺陷容忍、故障容忍和差错容忍等方面研究支持芯片高可靠设计的新结构、新方法，从而 提高芯片成品率，降低成本，构造稳定可靠、性能可预测的系统。
可制造性问题将得到更多的关注。器件尺寸减小，会造成纵向电流强度增大，引起热载 流子效应，造成集成电路失效。参数变化的增加，掩膜版制作成本和数据的爆炸式增长，以 及光刻设备的*为未来集成电路的可制造性设计带来了巨大的挑战。纳米尺度集成电路的 可制造问题突出表现为版图上规则的几何图形无法在硅片上正确地制造。设计规则检查的复 杂性将会增加，设计规则将会演化为一个二重甚至三重的系统。光刻设备的精度*要求在 设计流程中更直接的考虑刻度增强技术(RET)，如光学邻近效应校正(OPC)和相移掩膜 (PSM)技术等保证芯片能够正确制造。在设计阶段考虑可制造性和成品率问题是解决成品 率下降的有效方法。该方法将会导致一个与最终电路实现结合更加紧密的设计流程，在 RTL 级 的 工 具 中 就 需 要 将 RET 和 OPC 的 因 素 考 虑 进 去 。 可 制 造 性 设 计 (DFM:Design for Manufacturability)和成品率驱动的设计(DFY:Design for Yield)成为新一轮国际微电子学术和 产业竞争的新的制高点。对于目前和将来的设计而言，显式地考虑制造工艺中片内以及片间 的不确定性将势在必行，对制造过程中各种参数变化的考虑应当渗透到设计的每一个步骤。